一种双通道余差转移与放大的PipelineSARADC

本发明涉及模拟集成电路，特别涉及一种双通道余差转移与放大的pipeline sar adc。

背景技术：

1、模数转换器(analog-to-digitalconverter,adc)是电子系统中的关键组件，它负责将模拟信号转换为数字信号，以便数字电路或微处理器能够处理。随着集成电路特征尺寸的不断缩小，特别是在纳米级工艺节点下，逐次逼近型寄存器(successiveapproximationregister,sar)adc因为具有良好的先进工艺适配性，其工作速度得到较大的提升。目前的高速模数转换器大多采用将多个sar adc进行级联，以流水线模式进行工作，实现在转换速度、精度和功耗上的折中。

2、但由于流水线逐次逼近型模数转换器(pipeline sar adc)需要级间余差放大器，其转换速度由采样、量化和余差放大三个阶段的工作时间决定，其余差放大时间往往是限制pipeline sar adc转换速度的主要原因，特别是在余差放大器采用闭环结构的情况下。一种常规的两级pipeline sar adc电路结构如图2所示，其工作时序如图3所示。

3、此外，由于常规的pipeline sar adc的余差放大都采用异步时序，在一个工作周期内，前一级sar adc进行采样和量化之后，剩余的时间再进行余差放大与下一级sar adc的采样，其余差放大时间在不同周期和pvt下会有变化，影响放大器的建立时间，从而降低adc的整体性能。

技术实现思路

1、本发明的目的是提供一种双通道余差转移与放大的pipeline sar adc，该电路通过级间进行余差处理的两路交替工作余差转移和放大电路，相比于传统的pipeline saradc，其转换时间无需由采样+量化+余差放大三个阶段的时间之和决定，而仅由采样+量化+余差转移的时间之和决定，由于余差转移采用无源的电荷共享形式，余差转移时间远小于余差放大时间，可以将转换周期几乎缩短一个余差放大的时间，大大提升了pipeline saradc的转换速度。

2、一种双通道余差转移与放大的pipeline sar adc，包括：

3、n级逐次逼近模数转换器和(n-1)级余差处理电路，n为大于等于2的整数；

4、每级余差处理电路包括2个结构相同的余差转移与放大电路；

5、每个逐次逼近型模数转换器之间通过余差处理电路连接；

6、所述余差转移电路采用无源的电荷共享方式实现；

7、所述余差放大电路采用有源的闭环结构余差放大器实现。

8、优选地，所述n级逐次逼近模数转换器包括：

9、第i级逐次逼近模数转换器包括：第i级开关电容阵列、第i级比较器以及第i级sar逻辑电路，i为小于或等于n的整数；

10、开关连接在电容阵列下极板的接电通路上；

11、比较器与电容阵列上极板连接，并与sar逻辑电路连接；

12、sar逻辑电路对电容阵列充放电操作进行异步控制，先对比较器输入端的电压进行比较，根据比较结果触发下一次比较过程和对电容阵列进行置位。

13、优选地，所述余差处理电路包括：

14、第j级余差处理电路包括：第j级余差转移开关、第j级余差转移电容、第j级闭环余差放大器以及第j级余差输出开关，j为小于或等于n-1的整数；

15、所述第j级余差转移开关与第i级电容阵列上极板连接，包括第一余差转移开关和第二余差转移开关；

16、所述第j级余差转移电容包括第一余差转移电容与第二余差转移电容，第一余差转移电容与第一余差转移开关连接，第二余差转移电容与第二余差转移开关连接；

17、所述第j级闭环余差放大器包括第一闭环余差放大器和第二闭环余差放大器，第一闭环余差放大器与第一余差转移电容连接，第二闭环余差放大器与第二余差转移电容连接；

18、所述第j级余差输出开关包括第一余差输出开关和第二余差输出开关，第一余差输出开关与第一闭环余差放大器连接，第二余差输出开关与第二闭环余差放大器连接。

19、优选地，所述n级逐次逼近模数转换器还包括：时钟控制模块；

20、所述时钟控制模块分别与每一个逐次逼近模数转换器和余差处理电路连接；

21、各级逐次逼近模数转换器采样时钟和余差放大器工作时钟采用同步时钟；

22、各级逐次逼近模数转换器比较和量化的时钟采用异步时钟。

23、一种双通道余差转移与放大的pipeline sar adc同步采样时序控制方法，包括：

24、余差处理电路在相邻的转换周期交替着对前一级逐次逼近模数转换器的余差电压进行转移；

25、将两路余差放大之后的电压交替输出给下一级的逐次逼近模数转换器。

26、优选地，所述余差处理电路在相邻的转换周期交替着对前一级逐次逼近模数转换器的余差电压进行转移包括：

27、首个所述逐次逼近模数转换器在第一次采样结束之后进入首次量化阶段；

28、量化阶段的逐次逼近过程通过异步时钟控制，在第一次量化阶段开始时，首个余差处理电路中的第一路余差转移和放大电路进行复位；

29、在第一次量化结束之后，首个所述逐次逼近模数转换器的余差电压通过电荷共享，经第一余差转移开关转移到首个余差处理电路的第一余差转移电容上；

30、首个所述sar adc进行第二次采样，首个余差处理电路中第一闭环余差放大器对经过电荷共享转移之后的第一余差转移电容上的余差电压进行放大。

31、优选地，所述余差处理电路在相邻的转换周期交替着对前一级逐次逼近模数转换器的余差电压进行转移包括：

32、在首个逐次逼近模数转换器的第二次量化阶段开始时，首个余差处理电路中的第二路余差转移和放大电路进行复位；

33、在首个逐次逼近模数转换器的第二次量化结束之后，首个逐次逼近模数转换器的余差电压通过电荷共享，经第二余差转移开关转移到首个余差处理电路的第二路余差转移电容上；

34、首个逐次逼近模数转换器进行第三次采样，首个余差处理电路中第二闭环余差放大器对经过电荷共享转移之后的第二余差转移电容上的余差电压进行放大，第一路余差转移和放大电路对经过放大之后的余差电压经第一余差输出开关进行输出，输出的余差电压被下一级逐次逼近模数转换器进行采样；

35、各级逐次逼近模数转换器的采样阶段具有相同的采用时间，各级余差放大器的工作时间为一个转换周期加上一个采样阶段时间。

36、优选地，所述余差处理电路在相邻的转换周期交替着对前一级逐次逼近模数转换器的余差电压进行转移包括：

37、在首个逐次逼近模数转换器的第三次量化阶段开始时，首个余差处理电路中的第一路余差转移和放大电路再次进行复位；

38、在第三次量化结束之后，首个逐次逼近模数转换器的余差电压再次通过电荷共享，经第一余差转移开关转移到首个余差处理电路的第一余差转移电容上；

39、首个逐次逼近模数转换器进行第四次采样，首个余差处理电路中第一闭环余差放大器再次对经过电荷共享转移之后的第一余差转移电容上的余差电压进行放大，第二路余差转移和放大电路对经过放大之后的余差电压经第二余差输出开关进行输出，输出的余差电压被下一级逐次逼近模数转换器进行采样。

40、优选地，所述余差处理电路在相邻的转换周期交替着对前一级逐次逼近模数转换器的余差电压进行转移包括：

41、第i个逐次逼近型模数转换器的采样阶段与第j个所述余差处理电路的余差放大阶段同时开始，并且余差放大时间为第i个逐次逼近型模数转换器的1个转换周期加上第i+1个sar adc的采样阶段时间。

42、一种电子设备，包括：芯片、处理器和存储器，所述存储器用于存储计算机程序代码，所述计算机程序代码包括计算机指令，在所述芯片执行所述计算机指令的情况下，所述电子设备执行一种双通道余差转移与放大的pipeline sar adc同步采样时序控制方法。

43、本发明的有益效果在于：1.本发明通过级间进行余差处理的两路交替工作余差转移和放大电路，相比于传统的pipeline sar adc，其转换时间无需由采样+量化+余差放大三个阶段的时间之和决定，而仅由采样+量化+余差转移的时间之和决定，由于余差转移采用无源的电荷共享形式，余差转移时间远小于余差放大时间，可以将转换周期几乎缩短一个余差放大的时间，大大提升了pipeline sar adc的转换速度。2.本发明的各级sar adc采样和闭环余差放大器放大阶段都采用同步时钟控制，在不同周期和pvt下都为固定值，相比于传统结构的余差放大时间受异步时钟控制而不稳定，本发明能够保证余差放大器在不同条件下的建立时间一致，建立精度稳定。3.本发明的余差放大时间为一个转换周期加上采样阶段的时间，而传统结构的余差放大时间为一个转换周期减去采样和量化阶段的时间，本发明可以在提升余差放大器工作时间的同时，不影响pipeline sar adc的转换速度，对余差放大器的带宽要求降低，也使其有足够的建立时间达到较高的建立精度，可以提升pipeline sar adc的转换精度。