集成电路设计的单独部分的独立仿真的制作方法

本公开涉及集成电路设计的仿真。具体来说，本公开涉及一种用于划分集成电路设计并在仿真环境的不同组件上仿真所划分的集成电路设计的系统及方法。

背景技术：

1、例如片上系统(soc)处理器的集成电路的设计可包含经由片上互连件(例如，电总线或片上网络)通信的多个电路部分(知识产权块或ip块)。

2、仿真环境仿真集成电路设计的操作以执行检验，例如测试集成电路设计根据规范操作并满足要求。

3、在这个背景章节中公开的上述信息仅用于增强对本公开的理解，且因此其可含有不形成所属领域的一般技术人员已经知道的现有技术的信息。

技术实现思路

1、根据本公开的一个实施例，一种方法包含：接收包含多个电路模块的集成电路设计；根据所述多个电路模块将所述集成电路设计划分为多个分区；将所述集成电路设计的所述多个分区指派给仿真系统的对应部分；通过处理器将多个仿真通信电路结构插入到所述集成电路设计的所述多个电路模块中，所述仿真系统的所述对应部分经配置以经由连接到所述仿真通信电路结构的一或多个仿真互连件进行通信，所述仿真通信电路结构以从包括以下的群组中选择的表示级来表示：分组级；事务级；及协议级；及使用所述仿真系统仿真所述集成电路设计的操作。

2、所述仿真系统的所述部分可包含从包括以下的群组中选择的一或多个组件：现场可编程门阵列；板，其包含多个现场可编程门阵列；及计算机系统，其连接到多个现场可编程门阵列板。

3、所述仿真互连件可包含从包括以下的群组中选择的一或多个互连件：低压差分信令互连件；多千兆位收发器；仿真单元的背板；及以太网连接。

4、所述方法可进一步包含将所述多个电路模块单独供应到仿真编译器以生成多个经编译电路模块。

5、所述仿真编译器可经配置以将仿真通信电路结构编译成所述多个电路模块中的电路模块，所述仿真通信电路结构经配置以经由所述一或多个仿真互连件与所述多个电路模块中的另一个电路模块通信。

6、所述方法可进一步包含：在所述集成电路设计的所述多个分区的第一分区及所述多个分区的第二分区的操作的仿真期间，捕获通过所述一或多个仿真互连件从所述第一分区传输到所述第二分区的刺激；及将所述刺激作为多个经捕获刺激存储在刺激存储装置中，所述经捕获刺激中的经捕获刺激包含基于所述第二分区的所述仿真的仿真时钟的仿真时间戳。

7、所述方法可进一步包含：配置所述仿真系统的一部分以仿真所述第二分区；及在使用所述仿真系统仿真所述第二分区的所述操作而不仿真所述第一分区期间，将所述经捕获刺激从所述刺激存储装置供应到所述第二分区。

8、使用所述仿真系统仿真所述集成电路设计的所述操作可包含：使用所述仿真系统的第一部分根据第一仿真时钟来仿真包含所述多个电路模块的第一电路模块的所述多个分区的第一分区；及使用所述仿真系统的第二部分根据第二仿真时钟来仿真包含所述多个电路模块的第二电路模块的所述多个分区的第二分区，所述第二仿真时钟独立于所述第一仿真时钟。

9、根据本公开的一个实施例，一种系统包含：第一仿真系统，其包含第一多个现场可编程门阵列(fpga)；第二仿真系统，其包含一或多个第二多个fpga；及主机系统，其包含处理器及存储指令的存储器，所述指令当被执行时使所述处理器：接收集成电路设计，所述集成电路设计包含经配置以经由延时容忍互连件进行通信的多个电路模块；根据所述多个电路模块将所述集成电路设计划分为多个分区；将第一仿真通信电路结构插入到所述第一多个fpga的第一fpga中，并将第二仿真通信电路结构插入到所述第二多个fpga的第二fpga中，所述第一仿真通信电路结构及所述第二仿真通信电路结构以从包括以下的群组中选择的表示级来表示：分组级；事务级；及协议级；配置所述第一仿真系统的所述第一多个fpga以仿真所述集成电路设计的所述多个分区的第一分区；配置所述第二仿真系统的所述第二多个fpga以仿真所述集成电路设计的所述多个分区的第二分区；及使用所述第一仿真系统及所述第二仿真系统仿真所述集成电路设计的操作，所述第一分区及所述第二分区经配置以使用所述第一仿真通信电路结构及所述第二仿真通信电路结构进行通信。

10、所述存储器可进一步存储指令，所述指令当被执行时使所述处理器控制刺激捕获电路捕获以从由所述第一仿真系统仿真的所述第一分区传输到由所述第二仿真系统仿真的所述第二分区的刺激。

11、所述刺激捕获电路可连接到所述第一仿真系统与所述第二仿真系统之间的仿真互连件。

12、所述刺激捕获电路可连接到所述第二仿真系统的仿真通信电路结构。

13、所述第一仿真系统可经配置以依第一仿真时钟速率仿真所述第一分区，且所述第二仿真系统可经配置以依独立于所述第一仿真时钟速率的第二仿真时钟速率仿真所述第二分区。

14、根据本公开的一个实施例，一种非暂时性计算机可读介质包含经存储指令，所述指令当由处理器执行时使所述处理器：接收集成电路设计，所述集成电路设计包含经配置以经由延时容忍互连件进行通信的多个电路模块；根据所述电路模块将所述集成电路设计划分为多个分区；将第一仿真通信电路结构插入到所述多个分区的第一分区的第一电路模块中，所述第一仿真通信电路结构以从包括以下的群组中选择的第一表示级来表示：分组级；事务级；及协议级；编译所述第一电路模块以生成包含第一位文件的第一经编译电路模块以配置第一现场可编程门阵列(fpga)以仿真所述第一电路模块的第一部分；将第二仿真通信电路结构插入到所述多个分区的第二分区的第二电路模块中，所述第二仿真通信电路结构以从包括以下的群组中选择的第二表示级来表示：分组级；事务级；及协议级；及独立于所述第一电路模块编译所述第二电路模块以生成包含第二位文件的第二经编译电路模块以配置第二fpga以仿真所述第二电路模块的第二部分。

15、所述第一仿真通信电路结构可连接到所述第一电路模块的输出引脚，且经配置以根据协议在所述输出引脚处发送表示信号的数据分组，且所述第二仿真通信电路结构可连接到所述第二电路模块的输入引脚，且经配置以根据所述协议接收所述数据分组，且将所述数据分组中表示的所述信号供应到所述输入引脚。

16、所述第一仿真通信电路结构及所述第二仿真通信电路结构可以所述协议级来表示。

17、所述第一仿真通信电路结构及所述第二仿真通信电路结构可以所述事务级来表示。

18、所述第一仿真通信电路结构及所述第二仿真通信电路结构可以所述分组级来表示。

19、所述非暂时性计算机可读介质可进一步存储指令，所述指令当被执行时使所述处理器：接收经更新集成电路设计，其中所述经更新集成电路设计中的所述第一电路模块被经更新第一电路模块替换，且其中所述第二电路模块未从所述集成电路设计的所述第二电路模块改变；及编译所述经更新第一电路模块以生成包含第一经更新位文件的经更新第一经编译电路模块以配置所述第一fpga以仿真所述经更新第一电路模块的第一部分，而无需重新编译所述第二电路模块。

20、所述第一经编译电路模块可由第一仿真时钟控制，且所述第二经编译电路模块可由独立于所述第一仿真时钟的第二仿真时钟控制。