一种三维动态随机存取存储器阵列及其制备方法

本发明涉及半导体，尤其涉及一种三维动态随机存取存储器阵列及其制备方法。

背景技术：

1、动态随机存取存储器(dynamic random access memory,dram)是一种常用的计算机内存技术，它通过在电容器中存储电荷来表示二进制数据。由于电容器会随时间自然放电，dram需要定期刷新来维持存储的数据。dram的存储单元通常由一个晶体管和一个电容器组成，相比静态随机存取存储器(static random access memory,sram)，dram具有更高的存储密度和更低的成本。

2、传统的平面集成dram在尺寸缩放至亚10纳米节点时会面临一些技术和物理障碍。这些障碍包括以下几个方面：

3、1、短沟道效应：

4、随着晶体管尺寸的缩小，沟道长度减小，短沟道效应(short-channel effects,sce)变得更加显著，这可能导致漏电流增加和阈值电压降低。

5、2、量子隧穿：

6、在亚10纳米尺度下，量子隧穿效应会导致电流在没有足够电压差的情况下穿过晶体管的绝缘层，从而增加功耗并降低性能。

7、3、电容问题：

8、dram存储单元依赖于电容来存储电荷，随着尺寸的缩小，电容变得越来越小，这可能导致存储的数据更容易丢失。

9、三维结构dram(3d dram)技术因其能够实现较高集成密度和较低功耗的潜力引起了广泛关注。然而，现有3d dram的存储单元的集成密度仍有较大提升空间，其仍无法满足高性能计算、大数据存储和人工智能等应用领域的内存需求。

技术实现思路

1、鉴于上述的分析，本发明实施例旨在提供一种三维动态随机存取存储器阵列及其制备方法，用以解决现有的3d dram方案集成密度较低的技术问题。

2、一方面，本发明实施例提供了一种三维动态随机存取存储器阵列的制备方法，包括如下步骤：

3、依次形成多个垂直堆叠的叠层，其中，每个叠层依次包括第一电极层、第一介质层、第一金属层、第二介质层、第二电极层和第三介质层；

4、在所述多个垂直堆叠的叠层上形成沿着第一水平方向间隔分布的凹槽，并且在相邻的所述凹槽之间的所述多个垂直堆叠的叠层上形成通孔；

5、在所述通孔中形成牺牲层，并且沿着第一水平方向分别横向刻蚀所述第一电极层和所述第二电极层以分别将所述第一电极层和所述第二电极层在所述牺牲层处分离；

6、在所述凹槽内形成隔离层并祛除所述牺牲层，留下所述通孔；

7、氧化所述第一金属层在所述通孔处的侧壁，形成栅介质；以及在所述通孔内依次形成沟道层、沟道钝化层和字线层。

8、基于上述制备方法的进一步改进，在所述通孔中形成牺牲层包括：

9、采用原子层沉积工艺向所述通孔内填充牺牲材料；

10、采用湿法腐蚀工艺祛除所述多个垂直堆叠的叠层的表面的牺牲材料，留下所述通孔内的牺牲材料。

11、基于上述制备方法的进一步改进，在所述凹槽内形成隔离层包括：

12、向所述凹槽内填充隔离材料；

13、采用化学机械抛光工艺磨平所述多个垂直堆叠的叠层的表面的隔离材料，露出所述通孔中的所述牺牲层。

14、基于上述制备方法的进一步改进，所述第一金属层的材料为钽。

15、基于上述制备方法的进一步改进，氧化所述第一金属层在所述通孔处的侧壁，形成栅介质包括：

16、将所述多个垂直堆叠的叠层置于高温、氧气氛围下以将所述第一金属层在所述通孔处的侧壁氧化成五氧化二钽。

17、基于上述制备方法的进一步改进，在所述通孔内形成沟道层包括：

18、采用原子层沉积工艺向所述通孔内沉积沟道材料；

19、采用干法刻蚀工艺将所述多个垂直堆叠的叠层的表面的沟道材料祛除，留下所述通孔内的沟道材料。

20、基于上述制备方法的进一步改进，在所述通孔内形成沟道钝化层包括：

21、采用原子层沉积工艺向所述通孔内沉积覆盖所述沟道层的高介电常数介质；

22、采用干法刻蚀工艺将所述多个垂直堆叠的叠层的表面的高介电常数介质祛除，留下所述通孔内的、覆盖所述沟道层的高介电常数介质。

23、基于上述制备方法的进一步改进，在所述通孔内形成字线层包括：

24、采用原子层沉积工艺向所述通孔内沉积覆盖所述沟道钝化层的电极材料；

25、采用干法刻蚀工艺将所述多个垂直堆叠的叠层的表面的电极材料祛除，留下所述通孔内的、覆盖所述沟道钝化层的电极材料。

26、基于上述制备方法的进一步改进，所述沟道材料为氧化铟镓锌。

27、基于上述制备方法的进一步改进，所述高介电常数介质为氧化铪或氧化铝。

28、基于上述制备方法的进一步改进，所述电极材料为氧化铟锌或氧化铟锡。

29、基于上述制备方法的进一步改进，所述通孔位于相邻的所述凹槽之间的所述多个垂直堆叠的叠层在沿着第二水平方向上的底部，其中，所述第一水平方向和所述第二水平方向互相垂直。

30、与现有技术相比，本发明至少可实现如下有益效果之一：

31、1、本发明提出了一种基于垂直沟道晶体管的3d dram的集成方案，其为未来dram技术克服尺寸限制的技术问题提供一种有前景的解决方案。本发明提出的具有垂直堆叠存储单元的3d dram结构，因其更高的存储单元集成密度和更低的成本被认为是下一代dram时代的潜在发展方向。

32、2、本发明方案实现了多层垂直双栅1t1c(1transistor-1capacitor，1晶体管-1电容)dram阵列的并行集成，其具有6f2/n(n为并行集成的层数)的存储单元特征尺寸，在诸如高分辨率显示器和高密度动态随机存取存储器等高集成度应用中具有很大应用前景。

33、本发明中，上述各技术方案之间还可以相互组合，以实现更多的优选组合方案。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分优点可从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过说明书以及附图中所特别指出的内容中来实现和获得。

1.一种三维动态随机存取存储器阵列的制备方法，其特征在于，包括如下步骤：

2.根据权利要求1所述的制备方法，其特征在于，在所述通孔中形成牺牲层包括：

3.根据权利要求1所述的制备方法，其特征在于，在所述凹槽内形成隔离层包括：

4.根据权利要求1所述的制备方法，其特征在于，所述第一金属层的材料为钽。

5.根据权利要求4所述的制备方法，其特征在于，氧化所述第一金属层在所述通孔处的侧壁，形成栅介质包括：

6.根据权利要求1所述的制备方法，其特征在于，在所述通孔内形成沟道层包括：

7.根据权利要求1所述的制备方法，其特征在于，在所述通孔内形成沟道钝化层包括：

8.根据权利要求1所述的制备方法，其特征在于，在所述通孔内形成字线层包括：

9.根据权利要求6所述的制备方法，其特征在于，所述沟道材料为氧化铟镓锌。

10.根据权利要求7所述的制备方法，其特征在于，所述高介电常数介质为氧化铪或氧化铝。

11.根据权利要求8所述的制备方法，其特征在于，所述电极材料为氧化铟锌或氧化铟锡。

12.根据权利要求1所述的制备方法，其特征在于，所述通孔位于相邻的所述凹槽之间的所述多个垂直堆叠的叠层在沿着第二水平方向上的底部，其中，所述第一水平方向和所述第二水平方向互相垂直。