一种基于FPGA的片上异构DDR总线控制单元的制作方法

1.一种基于fpga的片上异构ddr总线控制单元，其特征在于：包括总线互联模块、外设端口控制模块、时钟复位模块、处理器核、ddr外设和片上ip组件；

2.根据权利要求1所述的一种基于fpga的片上异构ddr总线控制单元，其特征在于：所述处理器核设置有处理器axi总线接口；处理器核通过处理器axi总线接口与总线互联模块连接。

3.根据权利要求2所述的一种基于fpga的片上异构ddr总线控制单元，其特征在于：总线互联模块上设置有soo_axi端口、aclk端口、are setn端口、soo_aclk端口、soo_aresetn端口、moo_aclk端口、moo_aresetn端口、mo1_aclk端口、mo1_aresetn端口、mo2_aclk端口、mo2_aresetn端口、mo3_aclk端口、mo3_aresetn端口、mo4_aclk端口、mo4_aresetn端口、mo5_aclk端口、mo5_aresetn端口、mo6_aclk端口、mo6_aresetn端口、moo_axi端口、mo1_axi端口、mo2_axi端口、mo3_axi端口、mo4_axi端口、mo5_axi端口和mo6_axi端口；

4.根据权利要求3所述的一种基于fpga的片上异构ddr总线控制单元，其特征在于：所述时钟复位模块包括时钟信号端口和复位信号端口；

5.根据权利要求4所述的一种基于fpga的片上异构ddr总线控制单元，其特征在于：所述外设端口控制模块设置有s_axi端口、s_axi_aclk端口、s_axi_aresetn端口、io_data_in端口、io_brdyn端口、io_addr端口、io_data_out端口、io_iosn端口、io_oen端口、io_writen端口；

6.根据权利要求3所述的一种基于fpga的片上异构ddr总线控制单元，其特征在于：所述片上ip组件设置有预留接口；预留接口与总线互联模块的mo1_axi端口、mo2_axi端口、mo3_axi端口、mo4_axi端口、mo5_axi端口和mo6_axi端口连接。

7.根据权利要求5所述的一种基于fpga的片上异构ddr总线控制单元，其特征在于：所述ddr外设设置有ddr输出使能端口、ddr写使能端口、ddr总线准备端口、ddr输出数据总线端口、输入输出选择端口、ddr输入数据总线端口和ddr地址总线端口；

8.根据权利要求3所述的一种基于fpga的片上异构ddr总线控制单元，其特征在于：所述总线互连模块实现处理器核与其他模块之间的总线控制，实现处理器核与外设端口控制模块的连接；总线互连模块采用axi_interconnectip设计，实现单核接口和多核ip组件访问；作为主接口的moo_axi端口作为ddr接口控制，提供处理器核对ddr外设的访问控制；采用moo_axi端口实现外设访问；采用mo1_axi端口、mo2_axi端口、mo3_axi端口、mo4_axi端口、mo5_axi端口和mo6_axi端口实现片上ip组件访问。

9.根据权利要求5所述的一种基于fpga的片上异构ddr总线控制单元，其特征在于：所述外设端口控制模块实现处理器核通过axi总线与ddr外设的端口配置和连接；ddr外设作为从设备受处理器核控制。

10.根据权利要求4所述的一种基于fpga的片上异构ddr总线控制单元，其特征在于：通过时钟复位模块对外设端口控制模块、总线互连模块的统一时钟复位，实现整个控制单元的同步处理；时钟复位模块采用xilinx procsssor system reset ip产生系统复位信号peripheral_aresetn，低电平复位有效。