一种基于FPGA的片上异构DDR总线控制单元的制作方法

本发明属于载荷高性能计算、数据处理领域，涉及一种基于fpga的片上异构ddr总线控制单元。

背景技术：

1、随着微电子、集成电路技术的飞速发展，基于fpga的sopc多核异构总线高性能计算架构已逐渐成为大规模数据、信号处理的主流处理方式，由于其强大的数据处理能力，多核异构sopc架构在航天领域的应用也在快速增长。

2、目前宇航任务快速增长，载荷产品承担的任务越来越复杂，数据处理量增长迅猛，针对载荷产品的处理能力提出了更高的要求，轻量化、低成本化、集成化、迅捷化是载荷发展的主要特征。另一方面高性能计算、集成电路、软件等技术的快速发展，为载荷产品应对这些挑战奠定了基础。软件化载荷是载荷产品技术发展的一个重要方向，可以很好的满足载荷发展的迫切需求。软件化载荷的核心之一是集成片上高性能处理核用来处理大量数据信号，并实现载荷产品系统控制，但随着数据量的急剧增长和数据处理算法的复杂程度不断增加，处理器核对ddr存储控制器的访问控制是必须的设计手段，ddr可以直接决定载荷系统性能。而传统的单核处理的计算能力已不足以满足处理要求，需要采用多核处理来解决数据处理问题。

3、fpga目前已具备多核异构处理能力，为了发挥出多核计算能力，必须将程序运行在多个处理器的核心上，并且能够独立相互独立运行，互不依赖，这就决定了总线处理方式要适应异构多核处理架构并能够访问连接ddr存储器。目前的常规fpga开发环境仅支持生成面向单核处理的外设总线设计，导致缺乏异构场景下的通用ddr接口控制单元设计，存在片上多核异构场景下ddr的访问控制存在访问地址冲突、设备冲突以及共享轮询的问题，无法充分适应片上异构多核系统处理要求。由于缺乏通用的ddr接口控制单元设计，导致目前异构处理系统在ddr控制总线上存在设计反复、难度加大、测试调试困难等问题。

技术实现思路

1、本发明解决的技术问题是：克服现有技术的不足，提出一种基于fpga的片上异构ddr总线控制单元，该单元基于axi总线的多核配置，采用通用参数化设置方式设计，可以解决多处理器核的ddr总线访问和控制需要。

2、本发明解决技术的方案是：

3、一种基于fpga的片上异构ddr总线控制单元，包括总线互联模块、外设端口控制模块、时钟复位模块、处理器核、ddr外设和片上ip组件；

4、时钟复位模块：生成复位信号和时钟信号，将复位信号和时钟信号发送至总线互连模块；同时将复位信号和时钟信号发送至外设端口控制模块；实现复位和时钟同步驱动；

5、总线互连模块：接收时钟复位模块传来的复位信号和时钟信号；根据复位信号对各接口进行初始化复位；接收时钟信号的授时；接收处理器核传来的写总线信号，将写总线信号转发至外设端口控制模块；接收处理器核传来的读总线信号，将读总线信号转发至外设端口控制模块；接收外设端口控制模块传来的外设数据，将外设数据转发至处理器核；设置有预留接口，实现与片上ip组件扩展连接，实现对片上ip组件写控制或读取数据；

6、处理器核：当需要写入ddr外设数据时，生成写总线信号，并将写总线信号发送至总线互联模块；当需要读取ddr外设数据时，生成读总线信号，并将读总线信号发送至总线互联模块；接收总线互连模块传来的外设数据；

7、外设端口控制模块：接收时钟复位模块传来的复位信号和时钟信号；根据复位信号对各接口进行初始化复位；接收时钟信号的授时；接收总线互连模块传来的写总线信号，生成控制信号并发送至ddr外设，进行ddr外设写操作控制；接收总线互连模块传来的读总线信号，调用ddr外设的外设数据；并将外设数据转发至总线互连模块。

8、在上述的一种基于fpga的片上异构ddr总线控制单元，所述处理器核设置有处理器axi总线接口；处理器核通过处理器axi总线接口与总线互联模块连接。

9、在上述的一种基于fpga的片上异构ddr总线控制单元，总线互联模块上设置有soo_axi端口、aclk端口、are setn端口、soo_aclk端口、soo_aresetn端口、moo_aclk端口、moo_aresetn端口、mo1_aclk端口、mo1_aresetn端口、mo2_aclk端口、mo2_aresetn端口、mo3_aclk端口、mo3_aresetn端口、mo4_aclk端口、mo4_aresetn端口、mo5_aclk端口、mo5_aresetn端口、mo6_aclk端口、mo6_aresetn端口、moo_axi端口、mo1_axi端口、mo2_axi端口、mo3_axi端口、mo4_axi端口、mo5_axi端口和mo6_axi端口；

10、其中，soo_axi端口与处理器核的处理器axi总线接口连接；

11、aclk端口、soo_aclk端口、moo_aclk端口、mo1_aclk端口、mo2_aclk端口、mo3_aclk端口、mo4_aclk端口、mo5_aclk端口、mo6_aclk端口均与时钟复位模块连接；

12、are setn端口、soo_aresetn端口、moo_aresetn端口、mo1_aresetn端口、mo2_aresetn端口、mo3_aresetn端口、mo4_aresetn端口、mo5_aresetn端口、mo6_aresetn端口均与时钟复位模块连接；

13、moo_axi端口与外设端口控制模块连接；

14、mo1_axi端口、mo2_axi端口、mo3_axi端口、mo4_axi端口、mo5_axi端口和mo6_axi端口均与片上ip组件连接。

15、在上述的一种基于fpga的片上异构ddr总线控制单元，所述时钟复位模块包括时钟信号端口和复位信号端口；

16、其中，时钟信号端口分别与总线互联模块的aclk端口、soo_aclk端口、moo_aclk端口、mo1_aclk端口、mo2_aclk端口、mo3_aclk端口、mo4_aclk端口、mo5_aclk端口、mo6_aclk端口、外设端口控制模块连接；

17、复位信号端口分别与总线互联模块的are setn端口、soo_aresetn端口、moo_aresetn端口、mo1_aresetn端口、mo2_aresetn端口、mo3_aresetn端口、mo4_aresetn端口、mo5_aresetn端口、mo6_aresetn端口、外设端口控制模块连接。

18、在上述的一种基于fpga的片上异构ddr总线控制单元，所述外设端口控制模块设置有s_axi端口、s_axi_aclk端口、s_axi_aresetn端口、io_data_in端口、io_brdyn端口、io_addr端口、io_data_out端口、io_iosn端口、io_oen端口、io_writen端口；

19、其中，s_axi端口与总线互联模块的moo_axi端口连接；

20、s_axi_aclk端口与时钟复位模块的时钟信号端口连接；s_axi_aresetn端口与时钟复位模块的复位信号端口连接；io_data_in端口、io_brdyn端口、io_addr端口、io_data_out端口、io_iosn端口、io_oen端口、io_writen端口分别与ddr外设连接。

21、在上述的一种基于fpga的片上异构ddr总线控制单元，所述片上ip组件设置有预留接口；预留接口与总线互联模块的mo1_axi端口、mo2_axi端口、mo3_axi端口、mo4_axi端口、mo5_axi端口和mo6_axi端口连接。

22、在上述的一种基于fpga的片上异构ddr总线控制单元，所述ddr外设设置有ddr输出使能端口、ddr写使能端口、ddr总线准备端口、ddr输出数据总线端口、输入输出选择端口、ddr输入数据总线端口和ddr地址总线端口；

23、其中，ddr输出使能端口与外设端口控制模块的io_oen端口连接；ddr写使能端口与外设端口控制模块的io_writen端口连接；ddr总线准备端口与外设端口控制模块的io_brdyn端口连接；ddr输出数据总线端口与外设端口控制模块的io_data_in端口连接；输入输出选择端口与外设端口控制模块的io_iosn端口连接；ddr输入数据总线端口与外设端口控制模块的io_data_out端口连接；ddr地址总线端口与外设端口控制模块的io_addr端口连接。

24、在上述的一种基于fpga的片上异构ddr总线控制单元，所述总线互连模块实现处理器核与其他模块之间的总线控制，实现处理器核与外设端口控制模块的连接；总线互连模块采用axi_interconnectip设计，实现单核接口和多核ip组件访问；作为主接口的moo_axi端口作为ddr接口控制，提供处理器核对ddr外设的访问控制；采用moo_axi端口实现外设访问；采用mo1_axi端口、mo2_axi端口、mo3_axi端口、mo4_axi端口、mo5_axi端口和mo6_axi端口实现片上ip组件访问。

25、在上述的一种基于fpga的片上异构ddr总线控制单元，所述外设端口控制模块实现处理器核通过axi总线与ddr外设的端口配置和连接；ddr外设作为从设备受处理器核控制。

26、在上述的一种基于fpga的片上异构ddr总线控制单元，通过时钟复位模块对外设端口控制模块、总线互连模块的统一时钟复位，实现整个控制单元的同步处理；时钟复位模块采用xilinx procsssor system reset ip产生系统复位信号peripheral_aresetn，低电平复位有效。

27、本发明与现有技术相比的有益效果是：

28、(1)本发明采用参数化单核配置进行axi_lite总线设计，把总线总线互连模块设置为单核控制、多端口控制，并形成系统设计，可以用于多个异构处理器核的总线控制，解决了异构多核的总线冲突问题；

29、(2)本发明基于axi_lite总线的参数ddr接口控制设计，可以实现异构多核处理、单核处理的通用化要求；

30、(3)本发明在总线互连模块、外设端口控制模块的设计基础上，实现全控制系统的同步化设计，采用同源时钟、同源复位设计，采用了ip资源设计，使总线控制系统各模块实现同步工作，保证了异构系统总线控制的协调性。