一种SM3算法硬件实现电路的制作方法

本发明涉及sm3算法硬件电路，尤其涉及一种sm3算法硬件实现电路。

背景技术：

1、云计算、人工智能、物联网等技术的迅速发展对数据处理速度提出了更高要求，也对高吞吐量数据传输中的数据安全提出了更高的要求。

2、目前，国内通用的可实现高安全性数据传输的方法是采用内置密码算法的安全芯片。sm3密码杂凑算法是我国自主研发的密码杂凑算法，其核心内容是将长度为比特的消息经过填充扩展和迭代压缩生成长度为256比特的杂凑值，该算法能广泛应用于数据完整性检测、数字签名验签、生成随机数等方面。

3、目前研究成果中已有完整的sm3算法硬件实现电路，主要包括消息扩展电路和压缩电路。根据分析得知，该电路在实现sm3算法电路的高吞吐量上有着显著效果，但是该电路结构较为复杂，使用器件较多，不仅成本较高，运算速度也比较慢，运行效率相对较低，因此需要改进。

技术实现思路

1、有鉴于此，本发明提供一种sm3算法硬件实现电路。

2、具体地，本发明是通过如下技术方案实现的：

3、根据本发明的第一方面，提供一种sm3算法硬件实现电路，包括：

4、消息扩展电路，用于接收预设比特的输入并对其进行迭代拓展以得到迭代拓展输出；

5、压缩电路，用于接收所述消息扩展电路的迭代拓展输出并对其进行压缩；所述压缩电路与所述消息扩展电路连接。

6、可选地，所述消息扩展电路包括：第一输入端口、第二输入端口、第一数据选择器、寄存器、异或器和输出端口，其中，所述第一数据选择器分别与所述第一输入端口、所述第二输入端口、所述寄存器和所述异或器连接，所述异或器与所述输出端口连接。

7、可选地，所述消息扩展电路还包括：第三输入端口、第四输入端口、第二数据选择器和第一扩展芯片，其中，所述第四输入端口与所述第一扩展芯片连接，所述第二数据选择器分别与所述第三输入端口、所述第一扩展芯片、所述寄存器和所述异或器连接。

8、可选地，所述消息扩展电路还包括：第五输入端口、第六输入端口、第三数据选择器和第二扩展芯片，其中，所述第五输入端口与所述第二扩展芯片连接，所述第三数据选择器分别与所述第五输入端口、所述第二扩展芯片、所述寄存器和所述异或器连接。

9、可选地，所述压缩电路包括：第一压缩电路和第二压缩电路，其中，所述第一压缩电路与所述第二压缩电路连接。

10、可选地，所述第一压缩电路包括：第一压缩输入端口、第二压缩输入端口、第一压缩数据选择器、第一加法压缩器、第一压缩寄存器、第二压缩寄存器和第一压缩输出端口，其中，所述第一压缩输入端口分别连接所述第一压缩寄存器和所述第一压缩数据选择器，所述第一压缩数据选择器分别连接所述第二压缩输入端口和所述第一加法压缩器，所述第二压缩寄存器分别连接所述第一加法压缩器、所述第一压缩寄存器和所述第一压缩输出端口。

11、可选地，所述第一压缩电路还包括：第三压缩输入端口、第四压缩输入端口和第二压缩数据选择器，其中，所述第二压缩数据选择器分别与所述第三压缩输入端口、所述第四压缩输入端口和所述第一加法压缩器连接。

12、可选地，所述第一压缩电路还包括：第五压缩输入端口、第六压缩输入端口和第三压缩数据选择器，其中，所述第三压缩数据选择器分别与所述第五压缩输入端口、所述第六压缩输入端口和所述第一加法压缩器连接。

13、可选地，所述第二压缩电路包括：第一分压缩输入端口、第二分压缩输入端口、第一分压缩数据选择器、第二加法压缩器、第一分压缩寄存器和第一分压缩输出端口，其中，所述第一分压缩数据选择器分别与所述第一分压缩输入端口、所述第二分压缩输入端口和所述第二加法压缩器连接，所述第一分压缩寄存器分别与所述第二加法压缩器和所述第一分压缩输出端口连接。

14、可选地，所述第二压缩电路还包括：第三分压缩输入端口、第四分压缩输入端口和第二分压缩数据选择器，其中，所述第二分压缩数据选择器分别与所述第二加法压缩器、所述第三分压缩输入端口和所述第四分压缩输入端口连接。

15、本发明提供的技术方案至少带来以下有益效果：

16、本申请提供的一种sm3算法硬件实现电路节省了加法器和异或门电路的使用，也减少了压缩器的使用，节省了相关的布线资源和占用面积，简化了电路设计。

1.一种sm3算法硬件实现电路，其特征在于，包括：

2.根据权利要求1所述的sm3算法硬件实现电路，其特征在于，所述消息扩展电路包括：第一输入端口、第二输入端口、第一数据选择器、寄存器、异或器和输出端口，其中，所述第一数据选择器分别与所述第一输入端口、所述第二输入端口、所述寄存器和所述异或器连接，所述异或器与所述输出端口连接。

3.根据权利要求2所述的sm3算法硬件实现电路，其特征在于，所述消息扩展电路还包括：第三输入端口、第四输入端口、第二数据选择器和第一扩展芯片，其中，所述第四输入端口与所述第一扩展芯片连接，所述第二数据选择器分别与所述第三输入端口、所述第一扩展芯片、所述寄存器和所述异或器连接。

4.根据权利要求2所述的sm3算法硬件实现电路，其特征在于，所述消息扩展电路还包括：第五输入端口、第六输入端口、第三数据选择器和第二扩展芯片，其中，所述第五输入端口与所述第二扩展芯片连接，所述第三数据选择器分别与所述第五输入端口、所述第二扩展芯片、所述寄存器和所述异或器连接。

5.根据权利要求1所述的sm3算法硬件实现电路，其特征在于，所述压缩电路包括：第一压缩电路和第二压缩电路，其中，所述第一压缩电路与所述第二压缩电路连接。

6.根据权利要求5所述的sm3算法硬件实现电路，其特征在于，所述第一压缩电路包括：第一压缩输入端口、第二压缩输入端口、第一压缩数据选择器、第一加法压缩器、第一压缩寄存器、第二压缩寄存器和第一压缩输出端口，其中，所述第一压缩输入端口分别连接所述第一压缩寄存器和所述第一压缩数据选择器，所述第一压缩数据选择器分别连接所述第二压缩输入端口和所述第一加法压缩器，所述第二压缩寄存器分别连接所述第一加法压缩器、所述第一压缩寄存器和所述第一压缩输出端口。

7.根据权利要求6所述的sm3算法硬件实现电路，其特征在于，所述第一压缩电路还包括：第三压缩输入端口、第四压缩输入端口和第二压缩数据选择器，其中，所述第二压缩数据选择器分别与所述第三压缩输入端口、所述第四压缩输入端口和所述第一加法压缩器连接。

8.根据权利要求6所述的sm3算法硬件实现电路，其特征在于，所述第一压缩电路还包括：第五压缩输入端口、第六压缩输入端口和第三压缩数据选择器，其中，所述第三压缩数据选择器分别与所述第五压缩输入端口、所述第六压缩输入端口和所述第一加法压缩器连接。

9.根据权利要求5所述的sm3算法硬件实现电路，其特征在于，所述第二压缩电路包括：第一分压缩输入端口、第二分压缩输入端口、第一分压缩数据选择器、第二加法压缩器、第一分压缩寄存器和第一分压缩输出端口，其中，所述第一分压缩数据选择器分别与所述第一分压缩输入端口、所述第二分压缩输入端口和所述第二加法压缩器连接，所述第一分压缩寄存器分别与所述第二加法压缩器和所述第一分压缩输出端口连接。

10.根据权利要求9所述的sm3算法硬件实现电路，其特征在于，所述第二压缩电路还包括：第三分压缩输入端口、第四分压缩输入端口和第二分压缩数据选择器，其中，所述第二分压缩数据选择器分别与所述第二加法压缩器、所述第三分压缩输入端口和所述第四分压缩输入端口连接。